名称 | 功能 | 引脚 |
FPGA_CLK | 外部时钟 50Mhz | E1 |
RESET | 复位 | M1 |
LED0 | 指示灯0 | B7 D11 |
LED1 | 指示灯1 | B7 C11 |
LED2 | 指示灯2 | B7 E10 |
LED3 | 指示灯3 | B7 F9 |
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可以添加已有的Verilog / VHDL文件，此处新建工程没有文件，跳过。
来源：原点资讯(www.yd166.com)时间：2022-11-14 05:19:23作者：YD166手机阅读>>
名称 | 功能 | 引脚 |
FPGA_CLK | 外部时钟 50Mhz | E1 |
RESET | 复位 | M1 |
LED0 | 指示灯0 | B7 D11 |
LED1 | 指示灯1 | B7 C11 |
LED2 | 指示灯2 | B7 E10 |
LED3 | 指示灯3 | B7 F9 |
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