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摘要

CMOS 图像传感器的发展及其使用先进成像技术的前景有希望改善生活质量。随着并行模数转换器 (ADC) 和背照式 (BI) 技术的迅速出现，CMOS 图像传感器目前在数码相机市场占据主导地位，而堆叠式 CMOS 图像传感器继续在移动设备中提供增强的功能和用户体验。本文回顾了堆叠图像传感器在图像传感器架构演进方面的最新成果，以加速性能改进、扩大传感能力以及将边缘计算与各种堆叠器件技术结合。

I. 引言

图像传感器目前用于多种应用。自 1969 年电荷耦合器件 (CCD) 发明以来，固态图像传感器已蔓延到各种消费市场，例如小型摄像机和数码相机。自 2005年以来已成为主流固态图像传感器的 CMOS 图像传感器在为 CCD 开发的技术的基础上不断发展。除了目前最大的图像传感器市场智能手机之外，对图像传感器的需求正迅速扩大到用于安全的网络摄像头、用于工厂自动化的机器视觉以及用于辅助驾驶和自动驾驶系统的汽车摄像头。

CMOS图像传感器技术的一个主要转折点是背照式（BI）图像传感器的成功开发，这使得图像传感器的堆叠结构的发展成为可能，如图1所示。在最初的前照式 (FI) 结构中，很难减小传感器的像素尺寸，因为入射光必须由光电二极管通过金属线包围的间隙收集。由于背照式（BI）结构大大提高了灵敏度并允许金属布线的灵活性，而且由于晶圆键合和极其均匀的晶圆减薄技术，它已成为图像传感器的热门产品。图像传感器逐渐向堆叠结构发展，其中逻辑电路直接集成在基底晶片上。堆叠工艺允许更先进的CMOS工艺中高度并行的模数转换器 (ADC) 和信号处理元件的更高集成度，独立于为像素光电二极管定制的传感器工艺。堆叠设备结构继续极大地改变图像传感器架构。

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图 1. CMOS 图像传感器的结构。(a) FI 结构，(b) BI 结构，和（c）具有通孔的堆叠结构。

本文回顾了具有堆叠设备的图像传感器架构的发展趋势，以显著加速性能改进、扩展传感能力以及集成连接到传感器层的边缘计算功能。第二部分介绍了堆叠设备配置的不同传感器架构，这些架构通过高度并行的列并行 ADC 实现高像素分辨率和高帧率成像。第三部分介绍了一些使用像素间距 Cu-Cu 连接（pixel-pitch Cu–Cu connections）实现的高级像素电路，这些电路对于在实际像素分辨率下实现更好的像素性能至关重要。像素间距 Cu-Cu 连接也使传感器架构逐渐向像素并行数字化方向发展。第四部分介绍了扩展传感能力的传感器架构的一些进展，例如空间深度、时间对比传感和不可见光成像。第五部分介绍了集成边缘人工智能 (AI) 加速器的视觉传感器。最后，第六部分给出了一些结论。

II.使用超过百万像素的电影录制

电影录制需要至少每秒 30 或 60 帧 (fps) 的帧速率，即使像素数量正在从 200 万像素高清 (HD) 格式增加到 800 万像素 4K 格式。此外，更高的帧速率操作，例如 120、240 或 1000 每秒传输帧数（fps），可以提供慢动作回放。自 1997 年提出列并行 ADC 架构以来，通过增加并行 ADC 的数量和加快 ADC 操作本身的速度，帧速率得到了改善。由于可以将最佳工艺技术应用于传感器像素和外围设备，堆叠结构有助于充分提高帧速率。传感器制造需要几种离子注入工艺来形成具有低结泄漏的光电二极管和晶体管。然而，逻辑工艺（the logic process）需要低电阻和高速晶体管。对于像素来说，三层或四层布线通常就足够了，但逻辑电路大约需要十层布线。所使用的堆叠技术可以缓解同一芯片上非堆叠图像传感器的冲突约束，包括传感器像素和逻辑电路。

A. 双列 ADC 架构

目前，大多数 CMOS 图像传感器包括一个像素阵列、数千个以列并行结构组织的 ADC 和逻辑电路。如图 2(a) 所示，位于像素阵列外部的硅通孔 (TSV) 以高度并行的方式将像素列连接到 ADC。在 2013 年推出的第一个堆叠 CMOS 图像传感器中，列 ADC 的模拟和数字部分分别被分成顶部和底部芯片，如图 2(b) 所示。2015 年，提出了双列 ADC 架构，并在 16M 像素下实现了 120 fps 的帧速率，其中列 ADC 完全移至底部芯片，如图 2(c) 所示。传感器芯片采用用于光电二极管的 90 纳米传感器定制工艺制造，仅使用 NMOS 逻辑。而逻辑芯片采用 65 纳米标准 CMOS 工艺制造。由于列 ADC 可以独立于传感器芯片来实现，因此 ADC 可以高度集成。除了提高帧速率外，还将冗余并行 ADC用在通过平均多个模数 (AD) 转换来降低噪声，如图 3 所示。一个像素的输出同时分配给两个 ADC，两个数字输出相加以再现图像帧。两个 ADC 的时序相位略有不同，以通过降低其噪声信号之间的相关性来实现降噪。

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图 2. 堆叠 CMOS 图像传感器的实现。(a) 光电二极管和逻辑电路之间的 TSV 连接。(b) 首个堆叠的 CMOS 图像传感器。(c) 双列 ADC 架构。

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图 3. 双列 ADC 架构的简化框图（左）和噪声特性的改进（右）。

B. 具有动态随机存取存储器 (DRAM) 的三层堆叠 CMOS 图像传感器

随着像素和并行 ADC 数量的增加，图像传感器会输出大量数据。2017 年，提出了一种三层堆叠的 CMOS 图像传感器以记录 960 fps 的慢动作视频，如图 4 所示；三层之间通过硅通孔（TSV）连接，从并行 ADC 获得的数据缓存在第二层 DRAM 中，以实现慢动作捕捉。对于超慢动作录制，当来自 ADC 的数字数据通过 102-Gbit/s 总线临时缓冲在 DRAM 中时，该传感器可以在全高清分辨率下以 960 fps 的速度运行。当传感器在 30 fps 的电影拍摄过程中检测到用户的触发或场景中的快速运动时，读出速度将变为 960 fps。在 DRAM 中一次最多可以存储 63 帧全高清分辨率，并在随后的电影捕捉过程中输出缓冲数据。

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