图 8.Cu-Cu 连接间距趋势 (a) 简化的器件结构和 (b) 横截面。

A. 堆叠像素电路扩展

文献中已经提出了许多技术和实现方式，通过像素电路扩展来提高像素性能，例如满阱容量 (FWC) 、，并实现附加功能，例如全局快门、。图 9(a) 和 (b) 分别显示了单转换增益和双转换增益的像素配置。较小的电容 CFD 会经历来自光电子的高电压摆幅，以实现低噪声读出，但它很容易被大量信号电子饱和。然而，具有双转换增益的像素通过两个转换增益之间的顺序操作切换，可以在 CFD 上实现低噪声读数，在 CDCG 上实现高动态范围 (HDR) 读数；此外，附加晶体管和电容器的面积开销通过限制像素尺寸可以减小的量限制实现高像素分辨率。2018年，提出了具有双转换增益的堆叠像素电路扩展；通过像素平行的Cu-Cu连接在底部芯片上实现了额外的电路，如图9（c）所示。通过在 20 和 200 µV/e- 的转换增益之间切换，成功显示了 1.5-µm 像素具有 83.8 dB 的动态范围和 0.8 e-rms 的低噪声。如图 10 所示，像素级堆叠电路配置已应用于电压域全局快门功能和具有双转换增益的像素。2019 年展示了快门效率超过 100 dB 的 2.2 µm 全局快门像素。具有双转换增益和电压域全局快门的最先进像素分别实现了0.8µm和2.3 µm的像素尺寸，没有像素级堆叠电路扩展；然而，堆叠像素配置仍有望为增强较小像素的像素性能。

图 9. 像素电路配置 (a) 具有单转换增益，(b) 具有双转换增益，以及 (c) 具有双转换增益并堆叠像素平行 Cu-Cu 连接。

图 10. 通过像素平行 Cu-Cu 连接堆叠的电压域全局快门的像素电路配置。

B. 像素并行 ADC

自 2001 年提出像素并行数字化概念以来，也提出了具有混合键合工艺的像素平行 Cu-Cu 连接的堆叠图像传感器。复杂电路中的像素内区域开销（within-pixel area overheads）绝对限制了像素分辨率，但 2017 年提出了具有阵列并行 ADC 架构的 410 万像素堆叠图像传感器，接着2018年提出了具有 146 万像素并行ADC的堆叠图像传感器 。由于混合键合工艺的细间距 Cu-Cu 连接，像素并行 ADC 架构已经实现了 Mpixel 分辨率。如图 11 所示，单斜率 ADC 用于像素并行和传统列并行架构，但没有源跟随器电路。像素内晶体管放大器直接集成在比较器中，通过两个 Cu-Cu 连接将每个像素连接到底部芯片。由于计数器的面积限制，格雷码被分配到像素内（in-pixel）的锁存器，数字读出管道（digital readout pipelines）已经使用像素阵列下的 ADC 实现。

图 11. 像素并行 ADC 的电路配置。

图12(a)显示了具有像素并行ADC架构的原型芯片；尽管每个 ADC 仅以 6.9 µm 的像素间距实现，其中比较器的静态电流限制为 7.74 nA，但由于有效的带宽控制，本底噪声被抑制到 8.77 e−rms。所有像素并行 ADC 同时作为全局快门运行；因此，如图 12(c) 所示，在使用原型捕获的图像中没有观察到如图 12(b) 所示的滚动快门焦平面失真。仍在继续开发像素并行 ADC 架构。2020 年的最新的一项工作显示像素间距为 4.6 µm，动态范围为 127-dB，噪声为 4.2e−rms，一项工作像素间距为 4.95 µm，噪声为 2.6e−rms。